USB高速信号通常采用90Ω差分阻抗，PCIe通常采用85Ω差分阻抗，HDMI的TMDS高速通道通常采用100Ω差分阻抗。DDR的阻抗要求更复杂，数据、地址和控制信号通常按单端阻抗设计，差分时钟和部分DQS信号则按差分阻抗控制。具体阻值会因接口版本、芯片平台、叠层和参考设计不同而变化，应以对应标准及芯片手册为准。

一、常见高速接口阻抗对照

接口类型            常见PCB阻抗目标         主要信号

USB 2.0高速           90Ω差分             D+、D−

USB 3.x/USB4          90Ω差分              SuperSpeed TX/RX

PCIe               85Ω差分              TX/RX高速通道

DDR数据、地址、控制   常见约40～50Ω单端         DQ、CA、CMD等

DDR差分时钟        常见约80～100Ω差分         CK_t、CK_c

DDR DQS          根据DDR代际和控制器要求确定     DQS_t、DQS_c

HDMI 100Ω差分      TMDS数据和时钟通道

以上数值属于PCB设计中的常用名义目标，不代表所有版本、芯片和系统都必须使用完全相同的数值。正式设计时，还要确认允许公差、端接结构、封装模型和连接器要求。

二、USB为什么通常控制为90Ω差分阻抗？

USB 2.0高速模式使用D+和D−组成差分信号对，PCB走线通常按照90Ω差分阻抗设计。低速和全速USB虽然传输速率较低，但为了兼容接口和改善信号质量，也建议保持差分结构和参考平面连续。

USB 3.x、USB4等高速接口增加了独立的SuperSpeed发送和接收通道，这些高速差分对通常同样采用90Ω差分阻抗。设计时需要重点控制线宽、差分间距、长度匹配、连接器过渡和过孔数量。

USB阻抗设计还应注意以下问题：

D+和D−保持成对、平行和对称；

避免差分间距突然变化；

减少不必要的过孔和测试支线；

不跨越地平面分割或开槽；

ESD器件靠近接口，并选择低寄生电容型号；

Type-C连接器区域避免产生过长Stub。

USB 2.0线路较短时，普通FR-4通常可以满足要求；USB 3.x、USB4及更高速应用则需要进一步评估通道损耗和连接器结构。

三、PCIe为什么通常采用85Ω差分阻抗？

PCIe高速串行链路由多组发送和接收差分通道组成，PCB常用名义差分阻抗为85Ω。不同代际PCIe虽然阻抗目标通常一致，但数据速率越高，对阻抗连续性、插入损耗、回波损耗和串扰的要求越严格。

PCIe通道中的阻抗变化常出现在BGA扇出、换层过孔、连接器、交流耦合电容和金手指区域。设计时不能只控制直线段阻抗，还要优化整个传输路径。

PCIe高速通道通常需要注意：

TX与RX差分对分别控制阻抗；

两条差分线保持结构对称；

减少过孔换层；

控制过孔残桩，必要时采用背钻；

交流耦合电容焊盘避免尺寸突变；

保持参考平面连续；

根据代际和通道长度选择合适的低损耗材料。

随着PCIe代际提升，单纯满足85Ω名义阻抗并不足以保证链路通过，还需要结合芯片封装、连接器、走线长度和材料损耗进行通道预算或仿真。

四、DDR为什么不能只给出一个阻抗值？

DDR属于并行高速存储接口，包含数据、地址、命令、控制、时钟和数据选通信号，不同信号的拓扑和端接方式不同，因此无法使用一个统一阻抗值覆盖整套DDR总线。

1. DDR单端信号

DQ数据、地址、命令和控制线路通常采用单端阻抗设计，常见目标约为40～50Ω。实际阻值需要结合主控芯片、存储芯片、ODT片上终端、驱动强度和参考设计确定。

DDR并不是阻抗越接近50Ω越好。芯片输出阻抗、终端阻抗和PCB线路阻抗需要共同配合，才能降低反射并获得合适的眼图和时序裕量。

2. DDR差分时钟

DDR时钟CK_t和CK_c通常按照差分阻抗控制，常见目标约为80～100Ω。具体数值应以处理器、FPGA或存储控制器的硬件设计指南为准。

3. DDR数据选通信号

部分DDR代际的DQS采用差分结构，其阻抗要求也需要按照平台设计指南确定。DQ和DQS之间不仅要控制阻抗，还要满足组内等长、字节通道匹配和拓扑要求。

DDR设计的重点包括：

不同信号组分别设置阻抗规则；

地址和命令线遵循指定拓扑；

DQ与DQS满足组内时序要求；

控制过孔数量和层间转换；

结合ODT和驱动强度进行仿真；

不直接套用其他芯片平台的线宽线距。

因此，DDR设计必须优先查阅芯片厂商的参考设计和PCB布局指南，不能简单全部设置为50Ω单端或100Ω差分。

五、HDMI为什么采用100Ω差分阻抗？

HDMI使用TMDS差分通道传输高速视频、音频和时钟数据，其PCB高速通道通常按照100Ω差分阻抗设计。

HDMI通道包括多组TMDS数据差分对和一组时钟差分对。设计时应保持各对内部长度匹配，并根据接口版本和芯片要求控制不同通道之间的长度偏差。

HDMI布局布线需要注意：

TMDS差分阻抗保持100Ω；

差分线尽量短，减少过孔；

连接器与芯片之间保持参考平面连续；

ESD器件选择低电容型号；

ESD器件焊盘和连接器区域避免阻抗突变；

差分线远离晶振、DC-DC和其他高速信号；

不在TMDS线路上设置长测试支路。

HDMI接口附近通常器件密集，ESD器件、共模滤波器和连接器焊盘容易造成局部阻抗变化，需要在布局阶段预留合理空间。

六、为什么相同阻抗值对应的线宽不一样？

阻抗值并不能直接决定固定线宽。同样是90Ω差分阻抗，在不同PCB中可能对应完全不同的线宽和间距，主要受到以下因素影响：

信号层与参考平面的介质厚度；

PCB材料的介电常数Dk；

基铜和成品铜厚；

差分线之间的间距；

外层微带线或内层带状线；

阻焊层厚度；

同层地铜距离；

铜箔粗糙度。

因此，不能规定“USB必须使用某一固定线宽”或“PCIe必须使用某一固定间距”。正确流程是先确认材料和叠层，再根据目标阻抗计算线宽及差分间距。

七、阻抗公差应该设置多少？

高速接口除了名义阻抗，还需要规定允许公差。常见PCB阻抗控制能力可能为±10%、±8%或更严格，但是否需要采用更小公差，应根据接口规范、数据速率和系统通道裕量确定。

过度收紧公差会提高材料、生产和检测要求，也可能增加制造成本。反之，公差过大可能导致阻抗偏差超出系统容限。

设计文件中应明确：

阻抗类型；

目标阻值；

允许公差；

对应网络或线层；

设计线宽与间距；

参考平面；

是否需要阻抗测试报告。

八、不同阻抗线可以放在同一层吗？

可以。同一信号层可以同时存在50Ω单端、85Ω差分、90Ω差分和100Ω差分线路，但需要为不同网络设置相应的线宽和间距规则。

需要注意的是，多种阻抗线路同时存在时，可能占用较多布线空间。设计前应确认各阻抗结构能否在选定叠层中实现，避免线宽过细、间距过小或与BGA扇出空间冲突。

如果不同阻抗要求很难在同一层兼顾，可以调整叠层、改变信号层或增加PCB层数。

九、高速接口阻抗设计的常见误区

第一个误区是把所有差分信号都设置为100Ω。USB常用90Ω、PCIe常用85Ω、HDMI常用100Ω，不同接口必须按对应规范设计。

第二个误区是认为差分阻抗等于两倍单端阻抗。两条差分线之间存在耦合，差分阻抗需要结合线宽、间距和参考平面计算，不能简单相乘。

第三个误区是只满足阻抗，不控制等长。阻抗控制解决传输连续性问题，等长则影响时序和差分偏斜，两者不能互相替代。

第四个误区是直接复制参考板线宽。参考板与当前PCB的材料、介质厚度和铜厚不同，复制线宽后未必能够获得相同阻抗。

十、聚多邦高速接口阻抗支持

聚多邦支持1～40层PCB、高频高速板、1～5阶HDI及高速混压PCB制造，可提供FR-4、高Tg、Rogers、M6/M7、PTFE等材料选择，并支持背钻、盲埋孔和盘中孔等高速互连工艺。

聚多邦常规阻抗控制精度可达±8%。针对USB、PCIe、DDR和HDMI等高速接口，建议在布线前确认叠层方案，并在生产资料中标注目标阻抗、对应网络、线宽线距、参考层及公差要求，由工程人员结合实际板材和压合结构进行核对。

常见问题

1.USB 2.0和USB 3.x的差分阻抗相同吗？

PCB设计中通常都采用90Ω差分阻抗，但USB 3.x数据速率更高，对通道损耗、过孔和连接器过渡更敏感。

2.PCIe可以设计成100Ω差分阻抗吗？

不建议直接采用100Ω。PCIe PCB通道通常以85Ω差分为目标，应按照对应代际规范和芯片设计指南确定。

3.DDR是不是所有线路都做50Ω单端阻抗？

不是。DDR的DQ、地址和控制线可能采用约40～50Ω单端阻抗，差分时钟及DQS则需要按差分阻抗设计，具体以平台指南为准。

4.HDMI差分线必须严格等长吗？

同一差分对内部需要控制长度偏差，不同数据通道之间的匹配要求则应根据HDMI版本和芯片手册确定。

结语

USB、PCIe、DDR和HDMI虽然都属于高速接口，但阻抗要求并不相同。USB常用90Ω差分，PCIe常用85Ω差分，HDMI常用100Ω差分；DDR则需要按照信号类型分别设置单端和差分阻抗。设计时应先确认接口规范与芯片指南，再结合PCB叠层计算实际线宽和间距。