晶振电路容易产生EMI辐射，并不是因为晶振功率很大，而是因为晶振与芯片内部振荡器持续产生周期性高速信号。即使晶振频率只有几兆赫兹或几十兆赫兹，其快速变化的波形仍包含丰富的高次谐波。一旦布局、接地或回流路径不合理，这些高频能量就可能通过走线、地平面、接口线缆和金属结构向外辐射。

晶振区域通常具有信号幅度小、节点阻抗高、工作连续等特点，既容易向周围电路耦合噪声，也容易受到外部干扰。因此，晶振电路是PCB进行EMI排查和EMC整改时需要重点检查的区域之一。

一、晶振频率不高，为什么仍会产生高频辐射？

数字系统中的EMI不能只看信号的基础频率，还要关注信号上升沿和下降沿。波形变化越快，包含的高频谐波越丰富。

例如，25MHz晶振的主要工作频率是25MHz，但其波形可能同时包含50MHz、75MHz、100MHz及更高频率的谐波。实际谐波幅度取决于波形形状、驱动能力、负载、阻尼和PCB结构。

在辐射发射测试中，如果超标频点接近晶振频率的整数倍，晶振及其关联时钟网络通常是重要排查对象。但频率对应只能说明存在关联，不能直接证明晶振本体就是最终辐射位置。高频能量也可能由电源线、接口线缆或机壳结构向外辐射。

二、晶振电路中哪些位置容易产生干扰？

典型无源晶振电路由晶体、芯片振荡引脚、负载电容和接地路径组成。以下位置较容易产生EMI问题：

晶振与芯片引脚之间的走线；

两个振荡引脚周围；

负载电容及其接地路径；

晶振下方和周边的参考地；

芯片内部时钟输出及倍频电路；

时钟缓冲器与高速时钟走线；

晶振电源和芯片PLL电源；

靠近晶振的连接器、板边及外接线缆。

晶振电路外部走线虽然较短，但内部振荡器通常具有较高增益，节点也可能呈现较高阻抗。较小的寄生电容、走线分支或地噪声都可能改变振荡波形，并产生额外的谐波和耦合。

三、晶振走线过长为什么会增加辐射？

晶振与芯片之间的走线越长，寄生电感和寄生电容越大，形成的高频电流环路也越大。较长走线还更容易与其他信号、电源平面和外壳结构发生耦合。

走线过长可能带来：

振荡回路面积增大；

高频电磁场向外扩散；

波形振铃和过冲增加；

负载电容发生变化；

相邻信号受到串扰；

晶振启动裕量下降；

外部干扰更容易进入振荡回路。

因此，晶振应靠近芯片的振荡引脚布置。晶振、负载电容和芯片引脚之间应形成紧凑、直接的连接，不宜绕行或使用不必要的过孔。

四、负载电容接地不合理有什么影响？

晶振两侧的负载电容不仅决定振荡频率和负载条件，也参与高频回流。如果电容接地走线过长、共用细长地线或远距离连接地平面，会增加回路寄生电感。

负载电容接地不合理可能造成：

高频回流绕行；

振荡波形畸变；

谐波成分增加；

地噪声耦合进晶振；

启振时间和频率稳定性受到影响；

EMI辐射增强。

负载电容应靠近晶振和芯片引脚布置，接地端通过短路径连接到完整地平面。两个负载电容的接地关系应紧凑，避免其回流经过数字大电流区域。

电容值应根据晶振标称负载电容、芯片引脚电容和PCB寄生电容计算，不能简单套用固定值。

五、晶振下方应该铺地吗？

多数数字晶振电路下方可以设置连续参考地，用于缩小回流路径并对电场进行约束。但是否铺地仍应参考芯片和晶振厂商的布局建议，因为不同振荡器结构和射频器件可能有特殊要求。

设计时通常需要注意：

晶振下方保持完整参考地；

不在晶振下方穿过高速信号；

不让开关电源节点位于晶振相邻层；

晶振区域地铜可靠连接主地平面；

避免形成孤立铜皮和细长接地支路；

不随意在晶振两端增加大面积信号铜。

地平面可以帮助约束电场，但不能弥补过长走线或错误回流路径。若表层采用接地护环，也应通过合适的接地过孔连接到主地平面。

六、为什么晶振靠近PCB板边容易增加EMI？

PCB板边缺少连续的横向电磁场约束，靠近板边的高速节点更容易向外辐射。晶振如果靠近连接器、排线或外部接口，还可能把时钟谐波耦合到线缆上。

线缆长度通常远大于PCB走线，一旦产生共模电流，就可能成为效率较高的辐射天线。因此，晶振区域应尽量远离：

PCB板边；

USB、HDMI、网口等连接器；

电源输入线；

长排线和外接线束；

天线和射频接口；

屏蔽壳开口；

大面积未接地金属结构。

如果受结构限制无法拉开距离，应重点优化地平面、屏蔽连接和信号回流，并通过预一致性测试验证。

七、晶振与开关电源靠得太近会怎样？

开关电源的SW节点、电感和功率回路具有较高的电压变化率及电流变化率，容易通过电场、磁场和地平面耦合到晶振电路。

可能引起：

时钟抖动增加；

晶振频率偏移；

启振困难或间歇性停振；

振荡波形被调制；

时钟边带噪声增加；

EMI频谱出现更多杂散频点；

系统出现复位、通信或采样异常。

晶振应远离DC-DC电感、SW节点、功率MOS管和栅极驱动回路。晶振电源或PLL电源可根据芯片手册配置独立去耦、LDO或滤波网络。

八、晶振驱动能力过强会产生什么问题？

为了保证可靠启动，振荡器需要一定驱动能力，但驱动过强会增加晶体内部能量和振荡幅度，可能带来更多高频谐波。

驱动过强还可能导致：

晶体过驱动；

长期可靠性下降；

波形削顶和失真；

谐波辐射增强；

振荡器功耗增加；

对周边电路的耦合加重。

晶振的驱动功率应满足其数据手册要求。若芯片提供振荡驱动强度配置，应在保证可靠启动的前提下选择合适等级。必要时可按照芯片厂商建议增加串联电阻，但不能在未验证的情况下随意调整，因为电阻过大可能导致启振失败。

九、有源晶振和无源晶振的EMI表现有什么不同？

无源晶振需要与芯片内部振荡器配合，其外部节点通常较敏感，布局重点是缩短振荡回路并控制负载电容。

有源晶振内部集成振荡和输出电路，向外输出数字时钟。其驱动能力通常更强，可以驱动较长走线，但快速输出边沿也可能产生更明显的高次谐波。

有源晶振设计时应重点关注：

电源去耦；

输出走线长度；

时钟端接；

驱动强度；

输出负载；

参考地连续性；

是否靠近接口和板边。

如果有源晶振输出出现振铃，可以结合输出阻抗和传输线阻抗，在源端评估串联端接电阻。

十、时钟倍频为什么会放大晶振相关EMI问题？

处理器、FPGA和通信芯片通常会通过PLL将外部晶振倍频。例如，外部晶振可能只有25MHz，但芯片内部时钟可能达到数百兆赫兹甚至更高。

因此，EMI测试中不只会出现晶振基础频率及其谐波，还可能出现：

PLL输出频率；

总线和存储器时钟；

分频与倍频频率；

时钟调制产生的边带；

多个时钟之间形成的拍频；

时钟耦合到电源后的相关频点。

如果近场探头在晶振附近测得较强信号，还需进一步扫描处理器电源、DDR、高速接口和连接器区域，确认真正的辐射路径。

十一、晶振电路应该如何布局？

晶振布局可遵循以下原则：

晶振紧靠芯片振荡引脚放置；

晶振与芯片之间的走线短而直接；

负载电容靠近对应引脚；

电容接地路径短，直接连接参考地；

晶振回路尽量不换层、不打过孔；

晶振下方不穿过其他高速信号；

晶振远离DC-DC、功率器件和大电流路径；

晶振远离板边、连接器和外接线缆；

周围避免布置高速平行走线；

按器件手册决定是否设置接地护环或禁布区。

晶振区域并不是地铜越多越好。关键是建立连续、低阻抗的参考地，并避免无效铜皮改变振荡回路的寄生参数。

十二、晶振外壳需要接地吗？

部分金属封装晶振会提供外壳接地焊盘，应按照器件数据手册连接。正确接地可以降低外壳悬浮电位，改善屏蔽和抗干扰能力。

如果器件具有专用接地焊盘，应采用短路径连接地平面。对于没有接地引脚的晶振，不应自行通过焊锡、铜箔或结构件连接外壳，以免影响器件可靠性或振荡性能。

十三、如何判断EMI超标是否与晶振有关？

可先将超标频率与系统时钟进行对应。如果超标频点接近晶振频率、PLL频率或其整数倍，可以进一步验证：

使用近场探头扫描晶振和时钟区域；

临时降低系统时钟频率，观察超标频点是否移动；

切换处理器工作模式，观察幅度变化；

临时断开部分接口线缆；

调整时钟驱动强度；

验证源端串联电阻；

检查晶振电源和负载电容；

对晶振区域进行局部屏蔽对比。

如果改变时钟频率后超标频点同步变化，通常说明问题与时钟系统相关。但仍需确认最终辐射来自PCB本体、接口线缆、散热器还是机壳缝隙。

十四、常见晶振设计误区

1. 晶振频率低，不需要考虑EMI

频率较低的晶振仍可能因快速边沿产生高次谐波，尤其在谐波耦合到线缆后，仍可能造成辐射超标。

2. 晶振走线只要等长即可

晶振走线的重点不是严格等长，而是短、紧凑、寄生参数可控。过度绕线追求等长反而会增大回路。

3. 晶振区域全部铺铜就一定更好

无规划的铜皮可能形成孤岛或改变寄生电容。应按照芯片和晶振厂商的参考设计处理。

4. 增大负载电容可以降低EMI

负载电容与振荡频率、启动裕量和晶振规格有关，不能作为通用EMI整改方式。电容过大可能导致启振困难。

5. 加屏蔽罩就能解决晶振辐射

屏蔽罩只能抑制部分空间耦合。如果时钟噪声通过电源、地或接口线缆传播，单纯增加屏蔽罩效果可能有限。

十五、如何在设计阶段降低晶振EMI风险？

降低晶振EMI，应从器件、布局、回流和系统时钟共同入手：

优先参考芯片厂商推荐布局；

合理选择晶振频率、负载和驱动等级；

缩短晶振回路；

提供稳定、低噪声的参考地；

完善芯片电源和PLL电源去耦；

避免时钟线跨越平面分割；

控制时钟输出的驱动强度和振铃；

远离接口、线缆、板边和开关电源；

预留时钟端接或调试电阻位置；

样机阶段进行近场扫描和EMC预扫。

聚多邦PCB制造支持

晶振和高速时钟的实际表现与PCB叠层、参考平面、线宽、介质厚度、过孔结构和阻抗稳定性有关。设计参数与生产参数偏差过大，可能加重时钟反射、振铃及高频噪声。

聚多邦可提供1—40层PCB、1—5阶HDI、高频高速板材及阻抗控制加工，并支持盘中孔、背钻、混压和高厚铜等工艺。投产前可针对叠层、阻抗、线宽线距、孔径、焊盘及制造间距进行DFM检查，帮助识别潜在的加工可行性问题。

DFM检查不能代替晶振匹配、振荡裕量和整机EMC验证。晶振负载、驱动能力、回流路径及屏蔽方案，仍需设计人员结合器件数据手册、仿真和样机测试确认。

常见问题

1. 晶振下方能走线吗？

一般不建议在晶振及振荡回路下方穿过高速、开关或大电流信号。晶振下方参考平面的处理应遵循芯片和晶振厂商建议。

2. 晶振周围需要设置地护环吗？

部分设计可以使用接地护环降低耦合，但护环必须可靠接地，并避免引入过大的寄生电容。是否使用应参考器件布局指南。

3. 晶振走线需要做阻抗控制吗？

无源晶振与芯片之间通常不是常规的受控阻抗传输线，重点是短而紧凑。有源晶振输出到负载的时钟线较长时，则可能需要按照高速传输线处理。

4. 串联电阻应该放在哪里？

用于降低有源时钟振铃的串联电阻通常靠近驱动端放置；无源晶振回路是否增加电阻，应严格依据芯片厂商建议及启振测试结果确定。

5. 为什么用示波器测量晶振后，系统反而不振荡？

普通探头会引入额外电容和阻抗，改变晶振负载，甚至导致停振。测量时应使用低电容有源探头或专用方法，并避免直接加载敏感振荡节点。

总结

晶振电路容易产生EMI辐射，主要原因是周期信号及其高次谐波持续存在，同时振荡节点敏感、回路寄生参数容易受到PCB布局影响。晶振走线过长、参考地不完整、靠近板边和连接器，以及受到开关电源干扰，都会增加辐射风险。

降低晶振EMI的关键是缩小振荡回路、保证回流连续、控制驱动和振铃，并阻止时钟谐波耦合到外部线缆及金属结构。对于复杂高速系统，还应结合近场扫描和EMC预一致性测试定位真正的传播与辐射路径。